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FPGA的优先权排队电路

作者：职业培训 时间： 2025-01-11 08:39:32 阅读：127

试验的波形取决于你的输入激励,即取决于a,b,c的输入状态,画了一个图,请参考.

这部分代码的分析比较简单,A=1的时候,A_out为1,B_out和C_out为0;A不为1而且B=1时,B_out为1,A_out和C_out为0;A和B都不为1而且C=1时,C_out为1,A_out和B_out为0;因为语句中的ifelse是先判断A,再判断B,最后判断C,所以A的优先级最高,B次之,C最低.

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